技术支持

座机: 0755-27876565

手机: 18924600166

E-mail：yijindz@163.com

QQ:857950243

地址：深圳市宝安区新安107国道旁甲岸路

Q-Tech CRYSTAL时钟终端技术和负载匹配说明

来源：http://www.yijindz.com 作者：亿金电子 2019年01月25

Q-Tech Corporation成立于1972年,旨在为高要求产品应用的公司提供最先进的石英晶振,SMD晶振,时钟振荡器和频率控制解决方案.Q-Tech CRYSTAL公司的理念是,采用先进的振荡器技术制造的产品,致力于质量,准时交货和客户服务,将为我们的客户及其需求带来巨大的利益.下面要给大家介绍到的是Q-Tech CRYSTAL时钟终端技术和负载匹配说明.
由于ACMOS和低阻抗输出的快速转换,正确当设备用于驱动负载时,必须使用终端技术大阻抗导致阻抗不匹配.端接通常用于解决电压反射问题实质上导致时钟波形中的步骤以及过冲和下冲.
这种影响可能导致数据的错误时钟,以及更高的EMI和系统噪声.由于PCB走线的长度和负载,也需要端接组态.有三种终止时钟跟踪的通用方法,这是一个过程将器件的输出阻抗与线路阻抗相匹配：系列终端,上拉/下拉终端,并联AC终端
方法1：系列终止
在串联终端中,阻尼电阻靠近时钟源（Q-Tech晶振）放置信号. Rs的值必须满足以下要求：

大多数Q-Tech晶体振荡器都有一个内置串联电阻,其典型值介于两者之间10Ω和50Ω. 如果需要额外的电阻,则应将电阻放置为尽可能接近时钟源.大值电阻可能会增加上升和下降时间和负载和频率有关.
方法2：上拉/下拉终止
在上拉/下拉终止中,戴维宁相当于组合等于迹线的特征阻抗.这可能是最干净的导致没有反射和EMI.

戴维宁终端最常用于负载的PECL逻辑阻抗为50Ω.
方法3：并行终止
在并联终端中,R-C组合放置在负载处的价值必须仔细选择电容,通常小于50pF.这种终止是不推荐,因为它会降低时钟的上升和下降时间,虽然它没有吸收直流电流.

QT625L NCS AC00 SN 8238 80 MHZ
Agilent DSO6104A 2pf 800Mhz探头,（总负载10pF）
1uF||0.1uF extl旁路

LVPECL和LVDS
差分晶振的LVPECL和LVDS逻辑输出提供了优于HCMOS石英晶体振荡器和TTL技术具有低成本,高速快速上升和下降时间,低功耗和低功耗,低抖动.LVDS差分晶振具有最低的差分摆幅和典型电压
摆幅为350mV,典型偏移电压为1.25V.

PCB的关键指南
-RF信号对噪声非常敏感.招致的可能性必须小心对待振铃和反射.
-阻抗匹配对RF至关重要.PCB设计师必须考虑保持线路阻抗50Ω;驱动器输出50Ω,50Ω在传输过程中,50Ω进入接收器.
-必须尽量减少回损.这种损失是由信号反射引起的,或响.返回是返回电流所采用的路径.

由传输线上的Q-Tech晶振阻抗不匹配产生的振铃
-在Vcc和地之间添加去耦电容,并将它们放置在接地附近时钟振荡器的Vcc功率.需要去耦电容
减少可能传输到时钟信号的噪声.
-记住串扰因素.作为系统性能和板密度增加,串扰的问题以及如何处理它变成了更重要.串扰是相邻之间的能量转移,导体由于互感和并联电容.
-同时保持信号走线尽可能远.
-线与eah其他线平行的距离应保持为a最小.
-避免在轨迹上形成90°直角弯曲.尽量保持直线,除非必要的或保持45°切割痕迹.

避免90°直角弯曲使用45°角度弯曲

-差分晶振输出LVDS或LVPECL的Q和QNOT之间的差分走线应该是长度相等以避免阻抗不匹配和不同的传播延迟时间.

正在载入评论数据...

上一篇：石英晶振作为谐调电路的理论分析

下一篇：Statek低频晶体振荡器设计的比较讲解

此文关键字：石英晶振 Q-Tech晶振 Q-Tech Crystal

技术支持

最新文章

Q-Tech CRYSTAL时钟终端技术和负载匹配说明

相关资讯

姓名：
邮箱：
正文：